（以下内容从爱建证券《电子行业专题报告：华为发布韬（τ）定律，助力后摩尔时代半导体产业发展》研报附件原文摘录）
投资要点：
事件：2026年5月25日，华为何庭波在IEEE主办的ISCAS2026大会上发表题为《半导体新路径探索与实践》的主题演讲，正式提出引领半导体产业发展的韬（τ）定律。该定律主张以时间缩微替代传统几何缩微，将其作为半导体及电子系统演进的全新指导原则：依托逻辑折叠等创新技术持续压缩信号传输时延，同步提升晶体管密度，推动产业长期迭代。
近年来，伴随AI大模型与通用人工智能爆发式发展，摩尔定律依托的几何缩微传统路径已逼近物理与经济双重极限。3nm及以下节点量子隧穿、短沟道效应、RC信号延迟等问题凸显，晶体管开关与信号传输的物理瓶颈难以突破；同时先进制程研发与制造成本呈指数级上涨，TSMC2024年IEDM数据显示2nm制程较3nm仅实现15%性能提升与15%晶体管密度提升，远低于摩尔定律每18-24个月翻番的要求，先进制程边际收益快速收窄。据IBS数据，2nm单片晶圆内部生产成本约3万美元、较3nm上涨50%，显著抬升芯片设计与终端厂商成本。
面对物理与经济的双重极限，传统“几何缩微”路径发展受阻，华为在IEEEISCAS2026上提出韬（τ）定律，以“时间缩微”替代“几何缩微”，为后摩尔时代半导体产业发展指明新方向。τ是由器件、电路、芯片、系统四个层级共同决定的分层复合变量，其数值由底层硬件参数、本级架构及通信开销共同决定，依托逻辑折叠等技术压缩信号时延、提升晶体管密度；具体来看，器件层面通过优化晶体管与互连线路降低电流传输损耗，电路层面采用立体堆叠布局缩短布线长度、提升集成度与运行性能，芯片层面推行软硬件全栈协同设计、提升并行处理能力以压缩运算耗时，系统层面则依托灵衢总线重构互联协议、实现统一内存编址，有效降低跨节点数据传输延迟。
本次韬（τ）定律推出的逻辑折叠技术，基于时间缩放原理实现电路垂直堆叠与超细间距混合键合，可缩短布线、降低RC损耗，在现有工艺下提升芯片主频与能效，减少对先进光刻的依赖。技术落地需严控工艺指标：顶层金属间距约720nm，混合键合间距需控制在2μm以内，最优比值趋近于1；同时要求键合间距1.5μm、套刻精度优于0.5μm、硅通孔相关尺寸及间距分别低于1.5μm、6μm，配合智能冗余技术可实现近100%良率。目前麒麟2026芯片仅采用局部折叠的保守方案，后续将逐步迭代为多层全尺寸折叠架构。随着工艺持续优化，2026-2035年晶体管密度有望突破4亿晶体管/mm2，麒麟CPU主频或将突破4GHz。此外，该技术同样适配AI数据中心场景，当前AI集群能耗与成本主要来自数据传输环节，相关技术将围绕统一存储总线、高速光互连、3D折叠封装三大方向落地应用。
投资建议：华为韬（τ）定律凭借逻辑折叠等技术创新，有望重塑半导体产业价值分配体系。行业发展范式迎来变革，产业价值不再单一聚焦EUV光刻与最先进制程，而是向EDA工具、成熟晶圆代工、先进封装等国内优势赛道全面扩散。1）逻辑折叠催生3DIC设计全新需求，传统平面EDA工具无法适配多层协同布线、热仿真、时序分析等核心场景，国产EDA与IP厂商迎来确定性替代机遇。2）该技术可让7nm、14nm成熟制程实现媲美5nm、3nm的性能表现，大幅降低行业对先进光刻的依赖，持续提升成熟、次先进制程的战略价值，带动国内晶圆代工厂产能利用率稳步上行，打开行业增量空间。3）韬定律的落地高度依赖高精度先进封装技术，通过2.5D/3D集成、混合键合、Chiplet、HBM、光电共封装等技术，可拉近计算、存储、互联单元的物理距离，降低RC延迟、提升传输带宽、减少系统功耗，通过压缩时间常数实现芯片整体性能跃升，先进封装赛道成长逻辑持续强化。
风险提示：1）技术落地不及预期；2）产业生态适配风险；3）先进封装产能与成本风险。
