HBF，想得太美

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高带宽闪存（HBF）虽然容量巨大，但也面临着极其复杂的挑战。

高带宽闪存 ( HBF ) 将堆叠多层 NAND 芯片——每层芯片本身又由数百层堆叠的 3D NAND 单元组成——从而在创造前所未有的存储容量的同时，也带来了艰巨的工程挑战。

韩国科学技术院 (KAIST) 电气与电子工程系教授金正浩 (Jung-Ho Kim) 在韩国媒体上解释了 HBF 的发展是为了补充 GPU 高带宽内存 (HBM) 。

HBM成本很高。它由多层堆叠的平面（2D）DRAM 组成，这些 DRAM 通过称为硅通孔（TSV）的通道连接到基础逻辑层，如下图所示：

DRAM 堆栈和逻辑芯片位于中介层上，中介层是一种半导体器件，用于将它们连接到处理器，在本例中即为 GPU。HBM 的优势在于，它提供的处理器到内存的带宽远高于 x86 CPU 的内存插槽方案。GPU 拥有数百甚至数千个核心，而现代 x86 CPU 只有几十个核心，每个核心都需要访问内存。

目前的HBM3E有8到16层；SK海力士的16层器件可提供48GB的容量。HBM4的容量可能与之相近，但带宽将翻倍至2TB/s，而非1TB/s。HBM5则需要在DRAM堆叠层中使用超过4000个TSV（硅通孔）。

Kim在KBS YouTube视频中介绍了HBM 6到8代的发展前景。每一代HBM的进步都会增加内存堆栈逻辑芯片和中介层层面的复杂性：

请记住这一点，我们接下来将讨论 HBF。HBF 的理念是利用闪存为 GPU 提供更多内存——闪存的制造成本更低，但访问速度比 DRAM 慢。HBF 将堆叠多层 NAND 芯片，每层芯片都连接到底层逻辑芯片，然后再次通过中介层将数据路由到 GPU。从概念上讲，我们可以设想如下的架构：

目前，NAND闪存，尤其是其3D NAND闪存，本身是由堆叠的多层结构组成的：

SK海力士目前出货的512Gb（64GB）芯片采用TLC闪存，共238层，并即将推出321层技术的产品。存储单元堆叠在外围逻辑层之上。

考虑一个 12 层 HBF 堆叠：12 层 3D NAND，共 2866 层（使用 238 层 NAND），容量为 768 GB。一个 16 层堆叠的 321 层 3D NAND 总共有 5136 层，容量很可能超过 1 TB。

这里的互连线路将极其复杂。SK海力士的512Gb芯片是一个单堆叠结构，位于底层之上的每个NAND闪存串都有其蚀刻的垂直通道，将其连接到底层逻辑芯片。

想象一下，将两个这样的芯片上下叠放。上方芯片的基础外围逻辑层必须连接到下方的中介层。这些连接是穿过第一个NAND芯片，还是绕过它？无论哪种方式，都会增加整个器件的二维尺寸。此外，中介层现在还必须将来自两个三维NAND芯片的信号传输到GPU，这进一步增加了其复杂性。

让我们把问题变得更糟，设想一个 12 层 HBF 堆叠，这意味着 12 个 3D-NAND 堆叠，每个堆叠都需要连接到中介层，这使得设备尺寸更大，中介层也变得更加复杂。

GPU 与 HBM 和 HBF 之间的连接需要复杂的协调。作为 GPU 市场的主导厂商，英伟达需要深度参与。制定标准至关重要，这样才能让多家供应商展开竞争，防止垄断定价。

这就解释了为什么 Sandisk 和 SK Hynix 积极参与HBF 标准化，并表明 HBF 距离商业化应用还有两年或更长时间。

（来 源 ： 内容 编译自 blocksandfiles）

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