突然，三星或解散1c DRAM工作组

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来源： 内容编译自chosun 。

据韩媒chosun报道，三星电子正在考虑解散其致力于提高其10纳米级第六代（1c）DRAM良率的特别工作组（TF），该DRAM将用于下一代高带宽存储器（HBM4）。此举源于该公司决心在年内优先为英伟达量产HBM4。

10nm级DRAM制程技术的发展顺序为：1x（第一代）、1y（第二代）、1z（第三代）、1a（第四代）、1b（第五代）。随着第六代（1c）制程的推进，线宽进一步变窄，制程难度呈指数级增长，容量和性能也随之提升。

据熟悉三星电子内部事务的消息人士15日透露，该公司正在认真考虑解散致力于提高1c DRAM良率的专项小组，转而专注于年内量产HBM4。管理层决定迅速进入NVIDIA供应链，即使良率无法立即获得，也要抢先确保市场份额，这是关键因素。

该工作组由内存部门的核心人员组成，旨在提高下一代 DRAM 的良率。该工作组是在去年全永铉副董事长就职后成立的，目前拥有 400 至 500 名员工。

三星电子原本计划在第三季度内完成HBM4用1c DRAM的内部生产授权（PRA）流程，但最近有消息称，该公司已跳过这一流程，直接转向建立HBM4的量产系统。

SK海力士是全球首家于今年9月建立HBM4量产系统的公司，并采用1b DRAM作为其HBM4“核心芯片”。而三星电子则采用了下一代1c DRAM。作为一家寻求大幅转型的后来者，三星电子做出的这一决定理论上可以实现更快、更节能的产品。

变数在于，由于工艺难度高，提高1c DRAM的良率面临困难。据报道，三星电子目前正在开发的用于HBM4的1c DRAM在冷测试中未能达到50%的良率。要达到通常被认为是量产标准的60%的良率并进入PRA工艺，还需要相当长的时间。冷测试是一种可靠性测试，通过在超低温环境下操作芯片来验证电路的电气特性和稳定性。

业内人士称，1c DRAM已于今年6月完成PRA，但该DRAM并非用于HBM4，而是用于移动领域。虽然移动领域1c DRAM最近在冷测试中实现了80%的良率，但与HBM不同，客户需求较低。

三星电子最终选择全力建立HBM4的量产体系，即使1c DRAM的良率未能达到目标，也不会推迟向NVIDIA的交付。该公司认为，这对于HBM市场技术复苏至关重要。

一位熟悉该公司的内部人士解释道：“三星电子管理层抱有很高的期望，他们认为，如果能够在 DRAM 良率较低的情况下，实现比竞争对手更好的 HBM4 性能，就能改变 SK 海力士目前占据主导地位的市场格局。” “这就是为什么他们‘精挑细选’，提前 HBM4 量产时间，甚至冒着解散提高 1c DRAM 良率的专项小组的风险。”

据市场调研公司Counterpoint Research的数据，今年第二季度，SK海力士占据了HBM市场的62%份额，其次是美光（21%）和三星电子（17%）。这是三星电子首次跌至美光之后的第三位。三星电子需要通过向NVIDIA供应HBM4来创造转折点。

业界对三星电子解散其专门的 DRAM 良率提升团队的举动既期待又担忧。如果三星电子能够迅速加入 NVIDIA 的 HBM4 供应链，这一决定或许堪称神来之笔；但如果短期内无法取得成效，则可能带来不利影响，不仅可能损害盈利能力，也可能损害行业信任。

公司内部一些人担心事情不会按计划进行。有人批评他们将下一代“摇钱树”的未来盈利能力押注于短期业绩和市场份额。

业内人士指出，“管理层只注重进入Nvidia供应链，而忽视提高良率的策略，很容易导致盈利能力和市场竞争力的丧失。”

三星豪赌HBM4E

三星电子已将其第七代高带宽存储器（HBM4E）的目标带宽设定为每秒3TB以上，并计划于2027年实现量产。该公司计划将每针的速度提升至每秒13Gbps以上，最高可达3.25TB/s，是当前第五代存储器（HBM3E）的2.5倍。鉴于NVIDIA要求明年推出的第六代HBM4提升带宽，这一发展将加剧下一代HBM的速度竞争。

当地时间10月14日，在圣何塞会议中心举行的开放计算项目（OCP）2025全球峰会上，三星电子公布了正在开发的HBM4E的目标引脚速度，目标是在2027年实现超过13Gbps。HBM4E拥有2048个引脚用于数据传输，换算成字节（1字节等于8位）即可达到3.25TB/s。同时，三星电子表示，HBM4E的能效将是目前HBM3E的两倍以上，HBM3E的能效为3.9皮焦耳/位。

这是自今年1月在旧金山举行的ISSCC 2025会议以来，三星电子首次公开披露HBM4E的目标带宽。当时，该公司将HBM4E的目标带宽较去年的计划提高了25%，达到每针10Gbps，传输速度达到2.5TB/s。然而，今年年中，情况发生了变化。HBM的最大消费者英伟达（NVIDIA）要求提高HBM4的带宽，以用于其下一代AI加速器“Vera Rubin”。

根据国际半导体标准组织 (JEDEC) 的规范，HBM4 的带宽为每针 8Gbps，总计 2TB/s。然而，NVIDIA 向内存制造商三星电子、SK 海力士和美光提出了每针超过 10Gbps 的要求。为此，三星电子将 HBM4 的针脚速度提升至 11Gbps，SK 海力士也成功实现了相应的速度。尽管有分析认为美光在带宽提升方面遇到了困难，但美光最近在财报中宣布已向“主要客户”（NVIDIA）交付了 11Gbps 带宽的 HBM4 样品，这缓解了外界的担忧。

第六代HBM4在量产前就实现了超出预期的带宽，半导体行业普遍预期下一代HBM4E的带宽将高于最初的规划。三星电子今天的声明不仅证实了这一预测，而且作为三大内存制造商中首个提出超过3TB/s带宽的厂商，三星电子也具有重要意义。一位业内人士表示：“在HBM3E方面落后于竞争对手的三星电子，从HBM4开发初期就瞄准了比其他公司更高的带宽。”他补充道：“随着HBM4的‘速度竞赛’接近尾声，他们正在下一代产品中迅速行动，力求扭转战略。”

三星电子还介绍了其首款LPDDR6产品的具体规格。LPDDR6是下一代移动DRAM，其JEDEC标准已于7月发布。其计划实现114.1千兆字节/秒（GB/s）的带宽，每引脚10.7Gbps，同时与现有的LPDDR5X相比，功率效率提高20%。

在晶圆代工方面，三星暗示了计划于今年年底量产的2纳米 (nm) 工艺 (SF2) 的完成程度。三星电子介绍了其与韩国人工智能芯片组初创公司 Rebellions 正在进行的晶圆代工合作。Rebellions 正在开发 REBEL-CPU，将 ARM Neoverse v3 CPU 与其下一代芯片组 REBEL-Quad 相结合。REBEL-Quad 神经处理单元 (NPU) 和即将添加的 CPU 将分别采用三星电子的 4nm (SF4X) 和 2nm 工艺生产。

三星电子宣布，正在开发的 REBEL-CPU 正在“按计划进行”，目标频率为 3.5-4.0GHz。NVIDIA 的“Grace”CPU 采用 Neoverse v2 和台积电 4nm 工艺制造，最高运行频率为 3.44GHz。这意味着采用三星电子下一代 2nm 工艺制造的芯片组可以实现更高的最高频率。

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