重要芯片技术，常被忽视

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从智能手机到人工智能工厂，物理层是数据通信中无名英雄。

在过去的几十年里，半导体行业已从移动、汽车和个人电脑等传统垂直行业的支撑角色，发展成为这些市场以及人工智能工厂和超大规模数据中心的基础性角色。这一转变的背后是物理层 (PHY)，它已成为数据传输和通信的关键推动者。

PHY 是开放系统互连 (OSI) 模型的关键组件，该模型包含七个抽象层，用于连接不同的系统并定义它们如何相互通信和共享数据。该模型由国际标准化组织 (ISO) 于 20 世纪 80 年代初开发。

Ansys产品营销总监 Marc Swinnen 表示：“ISO 七层模型中的物理层可以抽象为负责比特、字节和/或信号实际物理往返的部分。它可以是无线电、电线、光纤，可以是任何东西。它负责处理物理问题。而其上方的层，在某种程度上，并不关心它是通过光学、电气还是无线电完成的。这就是这个分层模型的重点。每一层都可以忽略其下方内容的细节。有很多物理接口标准，包括蓝牙、以太网、Wi-Fi、UCIe、PCIe 等。”

物理层在数据中心变得越来越重要，因为数据中心需要处理、存储和传输海量数据。Cadence 硅片解决方案事业部设计 IP 高级产品营销总监 Arif Khan 表示，人工智能和高性能计算 (HPC) 工作负载需要前所未有的系统性能，这需要海量带宽、超低延迟和大规模能效。“这些要求不仅仅是计算方面的挑战，它们是相互关联的挑战。这正是 SerDes 和 PHY IP 占据中心地位的地方。”

然而，随着系统从纯粹的二进制逻辑过渡到复杂的物理设备，它们会遭遇自然界的限制。“状态转换并非瞬时，这限制了物理带宽，而背景噪声则进一步影响信道容量，”Khan 指出。“克劳德·香农和哈里·奈奎斯特的开创性研究确立了定义信道最大容量的基本原理，这些原理取决于信道的信噪比和编码特性。”

一个标准，但有多种选择和应用

了解物理层对于满足系统需求和在这些领域保持竞争力至关重要。“在系统和 SoC 中，我们看到 USB 与 PCIe 和互联网 通信协议 是分开的，”Synopsys 产品管理执行总监兼MIPI联盟董事会主席 Hezi Saar 表示。“这些标准是为了解决特定问题而制定的——无论是连接器、长距离、PCI 适配还是以太网网络等等。符合标准可以确保一切正常运行并得到解释。

而且由于您已经开发了上一代产品，您现在可以获得上市时间优势。这些标准之间存在差异，现在我们看到越来越多的物理层被发明出来，以回答‘为什么我们不能将所有这些，或者更多的东西整合在一起？’这个问题。这是有可能的，我们有时也会做这样的组合，但这是有代价的。标准允许供应商避免竞争，因为他们共同制定规范，但他们也能实现差异化。标准可以降低产品的功耗，降低系统成本，因为它们集成了更多组件，或者减少了外部组件的数量。

例如，HDMI 就体现了这一点。“有些笔记本电脑有 HDMI 连接，”Saar 说，“有时它们有 DisplayPort 连接，或者两者都有。为了实现这一点，他们会问，‘我的 SoC 是否应该同时支持 HDMI 和 DisplayPort？’” HDMI 来自电视市场。DisplayPort 来自 PC 显示器市场，也就是显示器市场。我该如何同时使用这两种接口呢？因为我想把笔记本电脑连接到家里的电视，或者连接到公司里的显示器。我希望拥有这种双重性。我可以创建一个 HDMI/DisplayPort 组合物理层，它们的电气原理相似，但总体而言，在实施和 PPA 方面成本更高。或者，我可以设计一个更紧凑的实现方案，并使用一个外部桥接芯片，但这会增加成本。成本与 SoC 无关，但它能提供所需的功能。这种 SoC 可以瞄准低成本市场，比如只需要 DisplayPort 的市场。而需要瞄准高端市场的 SoC 则需要 HDMI 和 DisplayPort。所以，这就是我需要一个还是两个的关键所在。

无论数据在何处处理和存储，都需要物理层 (PHY)。随着物理层互连的开发不断增加，以满足移动领域以外的应用需求，例如机器视觉、PC/移动计算、汽车和工业，这意味着物理层必须成为首要考虑因素。原因在于，对于许多面向这些应用的系统而言，低功耗甚至超低功耗是必需的。尤其对于那些电池供电的应用而言，低散热性能更是不可或缺。

Mixel创始人兼首席执行官 Ashraf Takla 表示： “无论是移动设备、AR、VR、MR、XR、物联网、智能眼镜还是移动计算，都需要最大限度地降低功耗和产生的热量。否则，产品的商业成功将岌岌可危。系统设计师需要密切关注系统不同组件的输入和输出如何相互通信，并考虑以最低的总功率和散热最有效地传输数据，同时在许多情况下最大限度地减少电线数量。如果不尽早关注物理层，系统设计师最终可能会得到一个大部分功率都花在不同系统组件之间通信上的系统。这肯定会导致解决方案缺乏竞争力。”

同时，随着数据带宽需求的不断上升，物理层受到影响。

Saar 解释说：“过去 20 年左右，USB 和以太网的带宽大约是现在的 100 倍或 200 倍。” “我们以前使用的 SerDes 技术要简单得多。它更偏向于 NRZ（不归零），因此眼图更接近，现在我们对此已经很熟悉了。但当时已经发生了从 NRZ 到 PAM（脉冲幅度调制）的范式转变，在这种模式下，坚持使用相同的多模电平并添加更多内容更具挑战性。早在 2000 年左右，我们采用的是更简单的线性均衡。速率是已知的，在 RX 端可以进行眼图检测。但随着速率的提高，这种转变大约是 20% 到 30% 左右，甚至接近 40%。我们正在从基础架构（SerDes）向 PAM4 过渡。这实际上是一种更面向 DSP 的方法。”

所有这些发展都加速了正在推出的标准。Saar 表示：“对更多计算的需求越来越大，而更多计算意味着同一 SoC 中需要堆叠更多内核，这不仅存在于服务器中，甚至也存在于边缘计算中。AI 的更多计算需要更大的带宽。输入和输出数据进行计算变得非常重要，如果我们在 NRZ 级别上取得进展，序列化将无法满足我们所需的数据速率。这正是 PAM4、PAM8 及更高版本进入市场的原因。更多功能需要更快的接口速度，这就是为什么我们始终看到技术进步，而且速度越来越快。”

设计超高速 PHY

然而，设计以超过 100G 速度运行的 PHY 面临着无数挑战。

Cadence 的 Khan 解释说：“工程师必须应对由 PAM4 信令、亚皮秒抖动和信道损耗等尖端技术主导的市场环境，而这些技术在十年前还是无法克服的。” 他指出了四个关键的 PHY 设计挑战，包括：

• 工艺技术依赖性：在这样的速度下，工艺节点的选择既要考虑密度，也要考虑模拟性能。例如，高速 SerDes 的开发正通过设计技术协同优化来实现，以最大限度地发挥先进代工技术的优势。

• 信号和电源完整性：互连密度使信号完整性成为一个关键问题。由于单个芯片上数百条SerDes通道的功耗高达每千兆位/秒毫瓦，因此必须谨慎处理串扰、同步开关噪声和电源轨电压下降等问题。

• 系统设计约束：PHY 集成到复杂的 SoC 中，对面积和散热有着严格的限制。有效的设计需要在 SoC 层面进行全面的规划，包括布局、滩涂和凸起等因素的考量。

• 封装与集成：随着 2.5D 和 3D 封装技术的进步，诸如中介层或桥接器之类的组件如今已成为信号路径的一部分。因此，PHY 必须在硅片和封装中都进行特性分析，并将凸块寄生效应、基板损耗和热梯度等因素纳入仿真流程。

多芯片组装和先进封装还增加了其他考虑因素。

“芯片间通信如果不是3D的，就只是一块PCB板而已，”Ansys的Swinnen说道。这是板上的常规总线网络。但如果你看一下芯片到芯片，就会发现他们已经提出了自己的物理标准。引用和使用最多的是UCIe，它已经公开发布。还有其他标准，例如Bunch of Wires（线束）。

每种标准都有其优缺点，但其核心在于以尽可能低的功耗获得最高的带宽。这才是关键，因为当你考虑3D系统时，你会把它分解开来。以前它是一个SoC，现在有多个die，你通常需要为这种分解付出代价。当你通过这些PCB线路将数据从芯片上传输出去，再以缓冲器、驱动器和粗线的形式返回芯片时，速度和功耗都会受到影响。功耗和速度都会受到很大的影响，这一直是人们进行集成的驱动因素，因为避免物理互连可以带来巨大的提升。它现在之所以流行起来，是因为我们间距的密度以及连接它们的线路提供了足够的带宽，足够的海岸线。你知道可以放置多少个凸块。由于间距的原因，海岸线足够长。线路足够细，因为他们使用65纳米或35纳米技术的中介层来制造中介层。因此，你实际上可以在芯片组中实现高速、高带宽、低功耗的连接，这就是实现这种分解的原因——而且无需为此付出太大的代价。

弗劳恩霍夫 IIS自适应系统工程部Chiplet 卓越中心负责人 Andy Heinig 表示，物理层与物理效应有直接的接口。这意味着你经常会涉及到模拟电压域或模拟信号。为此，我们有两个领域。他们必须协同工作。一方面是模拟工程师，另一方面可能是数字工程师。你必须弥合两个完全不同的领域之间的差距。这通常很难做到。我们在团队中发现，有些问题需要模拟和数字工程师真正地合作解决。模拟工程师专注于解决模拟问题，但他们常常忘记它在系统中是如何工作的。找到合适的提取层级使这在物理上变得复杂。另一方面，如果你能在物理层上改进某些东西，就能获得很高的性能。但同样，这是物理层之上的层级与物理层本身之间的相互作用，因为你也可以在这里进行协同优化。如果协议层有足够的校正，你或许也能容忍物理层上的一些错误，反之亦然。你可以前后移动，有时由于标准的原因，它并没有进行协同优化。这样一来，你会损失整体性能，因为所有东西都是单独优化的，而不是像整个系统。”

需要注意的

事项对于 PHY，首先要考虑的是确保哪种标准最适合应用，Mixel 的 Takla 说道。“数据通信是对称的还是非对称的？通道数量和每条通道的数据速率之间如何权衡？最小化线路数量有多重要？应用是否需要多点通信？这些选择如何影响功耗和散热？对延迟和上电时间有何影响？系统的物理接口层选择是否与系统需要进行外部通信的物理接口层兼容？”

在芯片层面，IP 提供商对其内核所嵌入芯片的接口的物理层协议基本上一无所知。不过，Quadric首席营销官 Steve Roddy指出，SoC 和系统设计人员需要准确地模拟处理器内核上运行的完整应用程序产生的数据流量。系统设计人员会使用模型配置文件数据来就新系统中接口的逻辑层和物理层做出明智的决策，但客户通常不会参与这些活动。

一旦创建了系统模型，就可以将主要的物理效应引入该模型，从而理解物理效应与其在系统层面的含义之间的关联。“这样你就能更好地理解哪些问题会导致问题或产生重大影响，哪些问题可以忽略，哪些只是二阶效应，以及你需要在哪些方面投入主要精力来解决这些问题，”弗劳恩霍夫的海尼格说道。“这些你可以通过系统模型来解决，这样你就可以通过系统模型获得更深入的理解，而不是仅仅局限于模拟部分。我们会向所有模拟工程师解释这一点——专注于模拟部分，以优化模拟部分。他们必须始终更多地关注系统层面，这样才能更好地理解他们的决策对系统的影响。如果他们在系统层面做出改变，‘这’也会发生在模拟方面。这包括所有物理效应——电子、热和机械效应。”

结论

随着行业向 448G 及更高标准迈进，挑战只会愈演愈烈，尤其是随着芯片分解、光学 I/O 和 AI 原生架构的出现。Cadence 的 Khan 表示：“PHY 层不再仅仅是一个管道，它已成为一个战略赋能器。满足这些需求需要持续创新，并坚定不移地致力于突破技术界限。”

https://semiengineering.com/often-overlooked-phys-are-essential-for-high-speed-bandwidth/

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