晶体管技术变革，谁是最大挑战

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英特尔技术开发集团的高级研究员兼工艺探索总监Tahir Ghani表示，没有什么比45纳米节点技术更危险了。

Tahir Ghani被业界称为“晶体管先生”，他在英特尔工作了三十年，获得了 900 多项专利。在此期间，他参与了CMOS晶体管的每一次重大变革。

随着英特尔迈向又一次重大变革——从 FinFET 转向 RibbonFET（更通俗的说法是纳米片晶体管）—— IEEE Spectrum向 Ghani 询问迄今为止最危险的变革是什么。在这个设备整个架构都发生改变的时代，他的回答有些令人惊讶，那就是早在 2008 年就引入的一项变革，从外观上看，晶体管与以前非常相似。

晶体管的三大变化

在今年推出 RibbonFET 之前，CMOS 晶体管经历了三次重大变革。在世纪之交，这些器件看起来与以往基本相同，只是尺寸更小。硅平面中内置有源极和漏极，它们被通道区域隔开。该区域上方是栅极堆叠 — 一层薄薄的氧化硅绝缘层，顶部是较厚的多晶硅片。栅极（多晶硅）处的电压使导电通道桥接源极和漏极，从而允许电流流动。

但随着工程师们不断缩小这一基本结构，生产出能够驱动足够电流通过的器件（尤其是对于一半传导带正电的空穴而不是电子的器件）变得越来越困难。答案是稍微拉伸硅晶格，让电荷更快地通过。当英特尔在 2002 年宣布其应变硅计划时，这是通过在源极和漏极中添加少量硅锗来实现的，并让材料更大的晶体结构挤压它们之间通道中的硅。

栅极与通道之间的二氧化硅绝缘层厚度现在只有 5 个原子。

2012 年，FinFET问世。这是最大的结构变化，本质上是将器件的通道区域翻转到侧面，使其像鳍片一样突出在硅表面上。这样做是为了更好地控制通过通道的电流。此时，源极和漏极之间的距离已经缩小了很多，以至于即使器件应该关闭，电流也会泄漏。鳍片结构允许芯片制造商将栅极堆叠覆盖在通道区域上，使其从三面包围通道区域，这比平面晶体管的单面栅极具有更好的控制能力。

但根据 Ghani 的说法，在应变硅和 FinFET 之间出现了英特尔最冒险的举措——高 k/金属栅极。

原子耗尽

“如果说这十年间晶体管的三大变革，我个人认为高 k/金属栅极是最危险的，”Ghani于 12 月在旧金山举行的 IEEE国际电子设备会议上告诉IEEE Spectrum。“当我们转向高 k/金属栅极时，它正在夺走MOS 晶体管的核心并改变它。”

正如塔希尔和他的同事当时在《Spectrum》杂志的一篇文章中所说：“我们必须克服的基本问题是几年前我们的原子用完了。”

在这个时代，遵守摩尔定律 意味着每一代晶体管的最小部件都会减少 0.7 倍。但器件中有一个部件已经达到了极限。栅极与通道之间的薄二氧化硅绝缘层自 20 世纪 90 年代中期以来已变薄了 10 倍，现在只有 5 个原子厚。

再多的材料就根本不可能损失了，更糟糕的是，只有五个原子，栅极电介质几乎无法发挥作用。电介质的作用是允许栅极电压将电场投射到通道中，同时防止电荷在栅极和通道之间泄漏。

“我们最初想一次只做一项改变，” Ghani回忆道，首先将二氧化硅换成物理厚度更大但仍能投射同样电场的材料。这种材料被称为高介电常数或高 k 电介质。当英特尔的组件 研究团队考虑这样做时，Ghani 说，“他们发现，实际上如果你只使用高 k多晶硅，那么多晶硅和高 k 之间就会发生相互作用。”这种相互作用会有效地将晶体管开启或关闭的电压（阈值电压）固定在比你不改变任何参数时更差的值上。

“除了……也做一个金属栅极之外，没有其他出路，”Ghani 说。金属可以更好地与高 k 电介质结合，消除钉扎问题，同时解决一些其他问题。但寻找合适的金属（实际上是两种金属，因为有两种类型的晶体管，NMOS和 PMOS）也带来了自己的问题。

“就像狗咬骨头一样，整个组织都兴奋地想要这么做。”—Tahir Ghani，英特尔

加尼表示：“金属门的问题在于，所有能起作用的材料……都无法承受制造该装置其余部分所需的高温。”

再一次，这个解决方案实际上进一步增加了风险。英特尔必须采取 30 年来制造晶体管所采用的一系列措施，并将其逆转。

基本工艺包括先构建栅极堆叠，然后以其尺寸为边界，公司以此为中心构建其余设备。但金属栅极堆叠无法经受住这种称为“先栅极”的极端工艺的考验。“解决办法是我们必须逆转流程，在最后进行栅极，”Ghani 解释道。新工艺称为“后栅极”，首先构建一个假栅极，即一块多晶硅，继续处理，然后移除假栅极，并用高 k 电介质和金属栅极取而代之。更复杂的是，新的栅极堆叠必须使用英特尔从未在芯片生产中使用过的工具进行沉积，即原子层沉积。（它的作用与名称所暗示的一致。）

“我们必须改变几十年来一直沿用的基础流程，”Ghani 说道。“我们加入了所有这些新元素，改变了晶体管的核心；我们开始使用以前在工业界从未使用过的工具。所以，如果你看看我们面临的众多挑战，我认为这显然是我从事过的最具挑战性的项目。”

45纳米节点

当然，这并不是故事的结束。

新工艺必须可靠地生产器件和电路，并完成具有一定可靠性的集成电路，以确保其经济使用。“这是一个巨大的变化，我们必须非常小心，”加尼说。“所以我们花了不少时间。”英特尔团队开发了 NMOS 和 PMOS 工艺，然后分别制造每个器件的晶圆，然后将它们组合在一起，然后再转向更复杂的东西。

即便如此，高 k/金属栅极是否会成为英特尔的下一个制造工艺，即 45 纳米节点，仍不清楚。到目前为止，所有工作都是使用现有 65 纳米节点而非未来45 纳米节点的设计规则（晶体管和电路几何形状）完成的。“每次采用新的设计规则时，设计规则都会带来问题，”他解释道。“所以你不想混淆高 k/金属栅极问题和设计规则问题。”

“我想，我们花了一年半的时间才认为我们已经准备好生产出第一批成品，”他表示，他指的是具有大量SRAM阵列的晶圆，而不仅仅是简单的测试结构。

“第一批……产品第一次就取得了非常好的成绩，”Ghani 回忆道。看到 SRAM 中的缺陷密度好于预期，能够对缺陷的性质进行分类，并考虑到团队在交付 45 纳米节点之前还有多少时间，管理层决定将高 k/金属栅极作为其下一代生产技术。“就像狗咬骨头一样，整个组织都兴奋不已，”他说。

当被问及他是否仍然认为英特尔像开发和部署高 k/金属栅极时一样具有冒险精神时，Ghani 给出了肯定的回答。“我认为我们仍然如此，”他以最近部署的背面供电为例说道——这是一种通过将供电互连移到晶体管下方来节省电力并提高性能的技术。“七八年前，我们决定认真研究背面接触的供电方式，并一直在努力。”

https://spectrum.ieee.org/transistor-history-2670915657

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